Till innehåll på sidan

Ge/high-k Gates for Monolithic 3D Integration

Tid: Fr 2021-10-22 kl 09.00

Plats: Zoom: https://kth-se.zoom.us/j/62697101332?pwd=bm1Ld0duTWtUQ1puR2t1UXNtN2g4QT09, Sal C, Kistagången 16, Kista (English)

Ämnesområde: Informations- och kommunikationsteknik

Respondent: Laura Zurauskaite , Elektronik och inbyggda system

Opponent: Dr. Francois Andrieu, CEA - Laboratoire d'Électronique des Technologies de l'Information (LETI), Grenoble, Rhône-Alpes, France

Handledare: Associate professor Per-Erik Hellström, Elektronik och inbyggda system; Professor Mikael Östling, Elektronik och inbyggda system

Exportera till kalender

Abstract

Kontinuerlig nedskalning av transistorers dimensioner har varit A och O för halvledarindustrin. Den senaste nedskalningen har möjliggjorts tack vare olika prestandaförbättrare, men med dessa förbättrare har tillverkningskostnad och komplexitet ökat, vilket har lett till att chiptillverkare måste söka efter alternativa lösningar. En lovande kandidat för framtida teknologinoder är monolitisk 3D integration, där fördelen är att transistortätheten ökas genom att stapla transistorer från tidigare och billigare teknologinoder på varandra. En av de stora utmaningarna för monolitisk 3D integration är att värmebudgeten är begränsad för de övre transistorskikten eftersom att höga temperaturer, vilket krävs i konventionell transistortillverkning, kommer att förstöratransistor på de lägre skikten. Germaniumtransistorer har intrinsiskt en fördel mot kiseltransistorer i detta avseende då tillverkningen kan ske vid lägre temperatur. Dock är det utmanande att tillverka germaniumtransistorer som har prestanda och tillförlitlighet som är jämförbar med den som kiseltransistorer har. Gate-stapeltillverkningen för germaniumtransistorer är synnerligen utmanande då germanium saknar en stabil oxid som passiverar ytan.

I detta arbete har lösningar till gate-tillverkningen för germaniumtransistorer för monolitisk 3D integration undersökts utförligt. Lågtemperaturprocesser för ytpassivering av germanium med germaniumoxid (GeOx) och kiselskikt (eng. Si-cap) har undersökts och karaktäriserats med avseende på tätheten på gränssnittsdefekter, fälltäthet i oxiden och fixa laddningstäthet. GeOx har integrerats tillsammans med hög-permittivitetsdielektrika, såsomaluminiumoxid (Al2O3), tuliumoxid (Tm2O3) och hafniumoxid (HfO2), och m.h.a. post-deponerings- och formgasbehandling kunde ytan passiveras tillräckligtför att uppnå en låg täthet av gränssnittsdefekter. Dock led komponenter med GeOx-passivering av dålig tillförlitlighet p.g.a. bristande termisk stabilitet och en hög fälltäthet i GeOx-skiktet. Å andra sidan uppvisade kiselskikt integrerat med ett gränssnittsskikt av tuliumsilikat (TmSiO) både låg gränssnittsfälltäthet och oxidfälltäthet, förvisso inom ett snävt tillverkningsfönster för kiselskikt tillväxt. Några utvalda gate-processer med GeOx och kiselskiktspassivering har implementerats i tillverkningsflödet för p-typ germaniumtransistorer på germanium-på-isolator substrat. Subtröskelskarakteristik som är jämförbara med värden i litteraturen har uppnåtts samt 60% högre hålkanalsmobilitet jämfört med referens-kiseltransistorer på kisel-på-isolator substrat. Utöver detta presenteras preliminära resultat från n-typ germaniumtransistorer med kiselskiktspassivering och ett gränssnittsskikt av tuliumsilikat.

Detta arbete presenterar både fördelar och begränsningar för varje gatestapellösning för germaniumplattformen. Processflödena som har använts i detta arbete är kompatibla med monolitisk 3D integration, och med processoptimering kan germaniumtransistorer integreras på en kiselplattform via monolitisk 3D integration.

urn.kb.se/resolve?urn=urn:nbn:se:kth:diva-302649